2 GHz पर काम करने वाले एक प्रोसेसर X1 में एक मानक 5-चरण RISC निर्देश पाइपलाइन है, जिसमें बिना किसी पाइपलाइन खतरों के आधार CPI (साइकिल प्रति निर्देश) 1 है। एक दिए गए प्रोग्राम P के लिए जिसमें 30% शाखा (branch) निर्देश हैं, नियंत्रण खतरे प्रत्येक शाखा के लिए 2 साइकिल का स्टॉल पैदा करते हैं। समान क्लॉक फ्रीक्वेंसी पर काम करने वाले प्रोसेसर के एक नए संस्करण X2 में एक अतिरिक्त शाखा भविष्यवक्ता इकाई (BPU) है जो सही ढंग से अनुमानित शाखाओं के लिए स्टॉल को पूरी तरह से समाप्त कर देती है। X1 और X2 के लिए कोई संरचनात्मक या डेटा खतरे नहीं हैं। यदि BPU की भविष्यवाणी सटीकता 80% है, तो P को निष्पादित करने में X2 द्वारा X1 पर प्राप्त स्पीडअप (दो दशमलव स्थानों तक पूर्णांकित) क्या है?

Match the Addressing Mode in List-I to the Location of Operand in List-II: List-I: (a) Implied (b) Immediate (c) Register (d) Register Indirect List-II: (i) Registers in CPU (ii) Register specifies the address of the operand (iii) Operand is part of instruction (iv) Specified implicitly in the definition of instruction

Which of the following statements are true regarding I/O organization? (i) Programmed I/O is more efficient than interrupt-initiated I/O in terms of CPU utilization. (ii) Interrupt-initiated I/O is more efficient than programmed I/O in terms of CPU utilization. (iii) DMA transfer is based on checking input and output flags by the CPU. (iv) DMA transfer is used to perform data transfer directly between memory and I/O devices.