एक CPU पाइपलाइन का उपयोग करके मुख्य मेमोरी से निर्देश प्राप्त करता है, लेकिन कभी-कभी, अगला निर्देश कैश में उपलब्ध नहीं होता है, जिससे देरी होती है। इस स्थिति को क्या कहा जाता है?

If the CPU finds the required data in the cache memory, which of the following terms is used?

Assume a main memory access on a cache miss takes 30 ns and a cache access on a cache hit takes 3 ns. If 80% of the processor's memory requests result in a cache hit, what is the average memory access time?